8366687
Question 1
Question
Cuando un dispositivo soporta velocidades full/high speed es obligatorio obtener los descriptores de:
Answer
-
Device - Device_qualifier - Other_speed_configuration - Configuration - Interface
-
Device_qualifier - Other_speed_configuration - Configuration - Interface
-
Device - Other_speed_configuration - Interface - Configuration
-
Device - Device_qualifier - Other_speed_configuration - Interface
Question 2
Question
De forma genérica, la línea de control típica de escritura en memoria...
Answer
-
Indica que el dato de la posición direccionada se sitúe en el bus
-
Indica que el dato presente en el bus se transfiera a través del puerto de E/S direccionado
-
Avisa a un dispositivo que el dato que envió ha sido aceptado o que el dato que desea está disponible en el bus
-
Indica que un dispositivo necesita disponer del control del bus.
-
Que el dato presente en el bus se escriba en la posición direccionada
-
Todas las otras son falsas
Question 3
Question
El bus I2C:
Answer
-
Es un bus serie con cuatro hilos, síncrono y bidireccional:
-
Es un bus serie con dos hilos, síncrono y bidireccional
-
Un bus paralelo asíncrono, bidireccional
-
Es un bus serie bidireccional con dos hilos con protocolo asíncrono
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Es un bus serie bidireccional con dos hilos con protocolo asíncrono y multimaster
-
Todas las anteriores son falsas
Question 4
Question
El bus PCI de 32 bits tiene...
Answer
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Líneas de arbitraje para implementar una gestión tipo “daisy-chain” en cuatro canales.
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Líneas de test que siguen el estándar IEEE para procedimientos de test.
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Parejas de líneas REQ-GNT para permitir la gestión centralizada de múltiples maestros
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Líneas de Soporte de cache para permitir memorias cache en el bus asociadas a otro dispositivo.
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Líneas de interrupción no compartidas, de tal forma que cada dispositivo puede generar peticiones a un controlador de interrupciones.
-
Todas las anteriores son ciertas
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Todas las anteriores son falsas.
Question 5
Question
El bus PCI de 64 bits tiene
Answer
-
Líneas de test que siguen el estándar IEEE para procedimientos de test.
-
Parejas de líneas REQ-GNT para permitir la gestión centralizada de múltiples maestros.
-
Líneas de soporte de caché para permitir memorias de caché en el bus asociadas a otro dispositivo.
-
Líneas de interrupción no compartidas, de tal forma que cada dispositivo puede generar peticiones a un controlador de interrupciones.
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Todas las anteriores son ciertas.
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Todas las anteriores son falsas.
Question 6
Question
El método de arbitraje...
Answer
-
Centralizado permitiría fácilmente implementar (simular) una política daisy-chain, pero no al contrario.
-
Daisy-chain permitiría fácilmente implementar (simular) una política centralizada, pero no al contrario
-
Centralizado y el daisy-chain, ambos, permiten de forma sencilla implementar (simular) un arbitrio del otro tipo si ello fuese necesario
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Centralizado así como el daisy-chain con construcciones hardware que impiden que uno se comporte como el otro
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Todas las otras son falsas
-
Todas las anteriores son falsas
Question 7
Question
El método de arbitraje centralizado:
Answer
-
Es el más eficiente y de construcción más sencilla y económica.
-
Es el más seguro y robusto que existe, a pesar de ser algo antiguo.
-
Tiene el inconveniente de que su construcción es más complicada, pero lo compensa porque es posible establecer políticas distintas y variables (dinámicas)
-
Es de implementación sencilla pero la prioridad viene fiada por la posición relativa en el bus
-
Todas las anteriores son falsas.
Question 8
Question
El método de arbitraje por “Daisy-Chain”:
Answer
-
Es el más eficiente porque permite implementar cualquier política de la forma más económica.
-
Es el más seguro y robusto que existe, a pesar de ser algo antiguo.
-
Tiene el problema de que su construcción es más complicada, pero lo compensa porque es posible establecer políticas distintas y variables (dinámicas).
-
Es de implementación muy sencilla pero la prioridad viene fiada por la posición relativa en el bus.
-
Todas las anteriores son falsas
Question 9
Question
El propósito de las líneas de control es...
Answer
-
designar la fuente o el destino del dato situado en el bus de datos
-
proporcionar un camino para transmitir datos entre los módulos del sistema
-
determinar quién accede a las líneas de datos y direcciones y gestionar el uso que se hace de esas líneas
-
determinar cuántos bits se pueden transmitir de forma simultánea y, por tanto, la velocidad de transferencia
-
determina el tamaño máximo del espacio de direcciones del sistema
-
Todas las otras son falsas
Question 10
Question
En el bus I2C, el esclavo...
Answer
-
Es el que continuamente pone las direcciones y los datos en SDA y también el reloj(SCL)
-
Después de la condición de Start envía un código de dirección de un esclavo(8 bits de dirección + 1 bit de R/W + 1 stop bit)
-
Es el que continuamente pone las direcciones y los datos en SDA pero no el reloj (SCL)
-
Después de la condición de Start envía un código de dirección de un esclavo (7 bits de direcc. + 1 bit de R/W)
-
Después de la condición de Start envía un código de dirección de un esclavo (8 bits de direcc. + 1 bit de R/W)
-
Todas las anteriores son falsas.
Question 11
Question
En el bus I2C, el master…..
Answer
-
después de la condición de Start envía un código de dirección de un esclavo (8 bits de direcc.+1 bit de R/W)
-
después de la condición de Start envía un código de dirección de un esclavo (7 bits de direcc.+ 1 bit de R/W)
-
después de la condición de Start envía un código de dirección de un esclavo (8 bits de dirección + 1 bit de R/W+ 1 stop bit)
-
es el que continuamente pone las direcciones y los datos en SDA pero no el reloj (SCL)
-
es el que continuamente pone las direcciones y los datos en SDA y también el reloj (SCL)
-
Todas las anteriores son falsas
Question 12
Question
En el bus I2C, el master...
Answer
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Después de la condición de Start envía un código de dirección de un esclavo (8 bits de direcc.+ 1 bit de R/W) + un bit de acknowledge.
-
Después de la condición de Start envía un código de dirección de un esclavo (7 bits de direcc.+ 1 bit de R/W) + un bit de acknowledge.
-
Después de la condición de Start envía un código de dirección de un esclavo (8 bits de direcc.+ 1 bit de R/W + 1 stop bit).
-
Después de la condición de Start envía un código de dirección de un esclavo (8 bits de direcc.+ 1 bit de R/W).
-
Después de la condición de Start envía un código de dirección de un esclavo (7 bits de direcc.+ 1 bit de R/W).
-
Todas las anteriores son falsas
Question 13
Question
En una operación de transferencia de un bloque de datos:
Answer
-
La dirección se proporciona una sola vez al comienzo y además, esta operación se considera indivisible para que se pueda completar la transferencia del bloque completo sin interrupción.
-
El primer dato se transmite desde la dirección especificada, mientras que el resto de datos se transfieren a/desde las direcciones siguientes.
-
Se realizan alternativamente lecturas y escrituras sucesivas a distintas posiciones de un mismo bloque de memoria, con la finalidad de optimizar el uso de la cache.
-
Estamos accediendo a un puerto de entrada/salida
-
Todas las anteriores son falsas.
Question 14
Question
En el bus PCI la orden “ciclo de dirección dual”...
Answer
-
Es usada por el maestro de bus para indicar que la transferencia utiliza direcciones de 64 bits
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Es usada por el maestro para iniciar la difusión de un mensaje a más de un destinatario.
-
Es generada por el controlador de interrupciones indicando que las líneas de dirección se utilizan para direccionar el dispositivo y el tamaño doble del identificador a devolver.
-
Se utiliza para especificar la transferencia de una secuencia de datos desde memoria durante uno o más ciclos de reloj posibilitando transferencias en términos de líneas de caché.
-
Todas las anteriores son falsas.
Question 15
Question
En el bus PCI la señal FRAME#:
Answer
-
Es activada por el dispositivo seleccionado cuando ha reconocido su dirección
-
Es activada por el maestro del bus y durante la lectura indica que el maestro está preparado para aceptar datos y durante la escritura indica que hay un dato válido en bus
-
Es activada por el maestro para indicar el comienzo de una transferencia y la desactiva anticipadamente para indicar que va a terminar la transferencia
-
Es activada para indicar que se trata de una operación atómica indivisible que puede necesitar varias transferencias
-
Todas las anteriores son falsas
Question 16
Question
En el bus PCI la señal IRDY# :
Answer
-
Es activada por el dispositivo seleccionado cuando ha reconocido su dirección
-
Es activada por el maestro del bus y durante la lectura indica que el maestro está preparado para aceptar datos y durante la escritura indica que hay un dato válido en el bus
-
Es activada por el maestro para indicar el comienzo de una transferencia y la desactiva anticipadamente para indicar que va a terminar la transferencia
-
Es activada para indicar que se trata de una operación atómica indivisible que puede necesitar varias transferencias.
-
Todas las otras son falsas
Question 17
Question
En el bus PCI la señal STOP# :
Answer
-
Es activada por el dispositivo seleccionado cuando ha reconocido su dirección
-
Es activada por el maestro del bus y durante la lectura indica que el maestro está preparado para aceptar datos y durante la escritura indica que hay un dato válido en el bus
-
Es activada por el maestro para indicar el comienzo de una transferencia y la desactiva anticipadamente para indicar que va a terminar la transferencia
-
Es activada para indicar que se trata de una operación atómica indivisible que puede necesitar varias transferencias.
-
Todas las otras son falsas
Question 18
Question
En el caso de un bus multiplexado...
Answer
-
Primero se especifica la dirección y luego se transmite el dato, pueden aparecer retardos adicionales si fuese necesario tomar el control del bus dos veces por medio de un procedimiento de arbitraje.
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Se realizan alternativamente lecturas y escrituras sucesivas a distintas posiciones de un mismo bloque de memoria, con la finalidad de optimizar el uso de la cache.
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La dirección se proporciona una sola vez al comienzo y además, esta operación se considera indivisible.
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La dirección se sitúa en el bus de direcciones y se mantiene ahí mientras que el dato se ubica en el bus de datos.
-
Todas las anteriores son falsas.
Question 19
Question
En un sistema de bus único con muchos dispositivos...
Answer
-
Los dispositivos tardan menos en coordinarse ya que todos comparten el mismo bus y la velocidad aumenta.
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Los dispositivos tardarán más en coordinarse al compartir el mismo bus y la velocidad empeora.
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Los cambios realizados en una parte de la arquitectura no afectan a las demás partes.
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Se consigue alta velocidad ya que acerca al procesador los dispositivos que exigen un rendimiento elevado.
-
Todas las otras son falsas.
Question 20
Question
En una operación combinada de lectura-modificación-escritura:
Answer
-
la dirección se proporciona una sola vez al comienzo y además, esta operación se considera indivisible.
-
el primer dato se transmite a/desde la dirección especificada, mientras que el resto de datos se transfieren a/desde las direcciones siguientes
-
se realizan alternativamente lecturas y escrituras sucesivas a distintas posiciones de un mismo bloque de memoria, con la finalidad de optimizar el uso de la caché
-
estamos accediendo a un puerto de entrada/salida
-
todas las anteriores son falsas
Question 21
Question
La latencia de la transmisión en un bus paralelo...
Answer
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Es un factor directamente relacionado con el ancho de banda, de forma que cuanto mejor es el ancho de banda, mejor es la latencia.
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Es lo que ha obligado a que existan las operaciones de lectura-después-de-escritura
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Es un factor que se contrapone al ancho de banda y que lo limita.
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Es mucho mejor cuando aumentamos la frecuencia de reloj del procesador
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Es un factor que no tiene porqué mejorar al aumentar el ancho del bus.
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Todas las otras son falsas.
Question 22
Question
Las operaciones de lectura-modificación-escritura...
Answer
-
Proporcionan la dirección una sola vez al comienzo, salvo que mientras se realiza la modificación otro maestro escriba en esa posición, lo que obligaría a reiniciar la lectura
-
Proporcionan la dirección una sola vez al comienzo y es considerada indivisible, lo que es útil entre otras cosas para proteger la memoria compartida del acceso de otros maestros
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Buscan garantizar la seguridad haciendo una lectura previa del valor que se va a escribir, de forma que si se produce un error en el bus, se podría restaurar el valor antiguo
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Son operaciones antiguas que se mantienen por garantizar la compatibilidad con el hardware existente
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Son propias y características de bus PCI y no están en ningún otro bus
-
Todas las anteriores son falsas
Question 23
Question
Las órdenes del bus PCI de lectura y escritura de configuración...
Answer
-
Hacen que podamos conectar distintos dispositivos sin que importe sus velocidades
-
Permiten que el maestro lea y actualice parámetros de configuración de dispositivos conectados al bus
-
Permiten que se realice las transferencias en términos de líneas de caché, si el controlador de memoria utiliza el protocolo PCI para las transferencias entre la caché y la memoria principal
-
Se utilizan para intercambiar datos entre el maestro y un controlador de E/S
-
Todas las anteriores son falsas
Question 24
Question
Las órdenes del bus PCI de lectura de memoria ….
Answer
-
hacen que podamos conectar distintos dispositivos sin que importe sus velocidades.
-
permiten que el maestro lea y actualice parámetros de configuración de dispositivos conectado al bus
-
permiten que se realice las transferencias en términos de líneas de caché, si el controlador de memoria utiliza el protocolo PCI para las transferencias entre la caché y la memoria principal.
-
se utilizan para intercambiar datos entre el maestro y un controlador de E/S
-
Todas las anteriores son falsas
Question 25
Question
Los buses síncronos...
Answer
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Debido a los sesgos de reloj (clock skew) los buses no pueden ser muy grandes si son rápidos.
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Pueden ser grandes sin problemas con el sesgo de reloj, ya que se corrige con el “handshake”
-
Pueden soportar la conexión concurrente de muchos dispositivos.
-
Ajustan la temporización de la transferencia al dispositivo a controlar.
-
Todas las otras son falsas.
Question 26
Question
Los buses síncronos...
Answer
-
Tienen la temporización de la transferencia fijada por el reloj del maestro, aunque existe la posibilidad de que el dispositivo esclavo introduzca ciclos de espera
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Ajustan la temporización de la transferencia al dispositivo a controlar, para lo que se hace necesario utilizar señales de “handshake”
-
Todas las anteriores son falsas.
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Han sustituido casi totalmente al asíncrono en todos los ámbitos porque ahora es el método más moderno.
Question 27
Question
Los drivers de bus con salida “open‐ colector”.
Answer
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Es necesario que tenga una resistencia de “pull‐up” y funciona como un OR‐implícito.
-
Es necesario que tenga una resistencia de “pull‐up” y funciona como un AND‐implícito.
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Es necesario que tenga una resistencia de “pull-down” y funciona como un AND-implícito.
-
Es necesario que tenga una resistencia de “pull-down” y funciona como un OR-implícito.
-
Sus valores de salida, pueden ser “alto”(high”, bajo(low) o “desconectado”(“alta impedancia o “three-state”)
-
Todas las otras son falsas.
Question 28
Question
Respecto a las conexiones virtuales o “pipes” podemos decir que:
Answer
-
Son asociaciones entre un “endpoint” y el software del controlador host
-
No son asociaciones entre un “endpoint” y el software del controlador host
-
No son asociaciones entre un “endpoint” y el software del controlador "startpoint"
-
Todas son falsas
Question 29
Question
Respecto del número de endpoints de un dispositivo podemos afirmar que:
Answer
-
El número máximo de endpoints es de 32 en full/high speed y de 4 en low speed
-
El número máximo de endpoints es de 16 en full/high speed y de 4 en low speed
-
El número máximo de endpoints es de 32 en full/high speed y de 16 en low speed
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El número máximo de endpoints es de 8 en full/high speed y de 16 en low speed
Question 30
Question
Un bus es...
Answer
-
Un canal de comunicación compartido, que utiliza un conjunto de cables o vías de comunicación para conectar múltiples subsistemas
-
Una guagua
-
Un canal de comunicación compartido, que utiliza varios cables para conectar varios subsistemas
Question 31
Question
Una línea de un bus que es “open-colector”..
Answer
-
Necesita que exista una resistencia de “pull-up” y se introduce un “and- implícito” entre todas las conexiones.
-
Necesita que exista una resistencia de “pull-up” y se introduce un “and- explícito” entre todas las conexiones.
-
Necesita que exista una resistencia de “pull-up” y se introduce un “or- explícito” entre todas las conexiones.
-
Necesita que exista una resistencia de “pull-up” y se introduce un “or- implícito” entre todas las conexiones.
Question 32
Question
Una transferencia de datos que necesite de la detección y control de errores no podrá utilizar
Answer
-
Transferencias de control
-
Transferencias de interrupción
-
Transferencias isócronas
-
Transferencias tipo “bulk” o de gran volumen
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