Cada pregunta de este test está cronometrada.
Est un objet VHDL:
Entité
signal
entier
architecture
Une constante est
type
sous type
objet
unité de conception
une variable est
unité primaire
un entier est
un réel est
Le nombre d'objets en VHDL est
2
3
4
5
6
0 est de type
bit
std_logic
integer
booléen
naturel
'0' est de type
natural
L'affectation d'un signal se fait avec
=
:=
<=
L'affectation d'une variable se fait avec
une instruction VHDL peut être sur plusieurs lignes
vrai
faux
les commentaires en VHDL
sont précédés de --
sont entourés par --
sont entourés de /* */
le VHDL fait la différence entre les majuscules et minuscules
il est possible de mettre plusieurs instructions sur une même ligne
une instruction
se termine par .
se termine par ;
une ligne correspond à une instruction
peut se prolonger sur plusieurs lignes
le VHDL est sensible aux espaces
le VHDL est sensible aux sauts de ligne
un identificateur
doit commencer par une lettre
doit commencer par un chiffre
a une taille maximale de 8 caractères
ne doit pas se terminer par _
peut contenir plusieurs _ même à la suite
la taille est infinie
un signal et une variable peuvent être de type std_logic
la concaténation de chaines de caractère se fait avec
@
&
+
la concaténation de bit_vector se fait avec
"11"&"01"=
1101
0111
1011
1+1 est une opération entre deux
caractères
positive
un objet pouvant prendre les valeurs '0' et '1' est de type
bit_vector
caractère
Z signifie
haute impédance
état bas
inconnu
faible
X signifie
état haut
conflit
non initialisé
"0011" est de type
std_logic_vector
std_logic_vector (7 downto 0) est
std_logic_vector (0 to 7)
est un sous type
est un vecteur de 8 std_logic
le bit de poids fort est le bit d'indice 7
le bit de poids fort est le bit d'indice 0
le bit de poids fort est le bit le plus à droite
bit_vector( 4 to 9)
est untype
contient 9 bits
l'indice du bit de poids fort est 4
l'indice du bit de poids faible est 4
le type physique est
simulable
synthétisable
le type bit est
le type réel est
integer range 0 to 9 est
la taille de std_logic_vector( 9 downto 1) est
0
8
9
10
la taille de std_logic_vector (0 downto 9) est
soit a un signal de type std_logic_vector( 3 downto 0);
a := "0011"
a := '0011'
a <= "0011"
a <= '0011'
soit b une variable de type bit
b='1'
b :='1'
b <="1"
b <='1'
soit c un signal de type std_logic_vector(8 downto 0)
c := '000000000'
c <= '000000000'
c := "000000000"
c<= "000000000"
c <= (others => '0')
c <= (others =>"'0")
c <= (others <= '0')
a ( 2 to 4)
='11'
='1100'
="11"
='"1100"
d est une variable de type caractère
d :='d'
d<:='d'
d :="d"
d <=d
variable e:bit_vector(1 to 4) := "1100"
e := (1 := '1', 2:= '1", 3 := '0',4=: '0')
e := (4 => '1', 3 => '1", 2 => '0',1=> '0')
e := (1 => '1', 2 => '1", 3 => '0',4=> '0')
e := (1 => '1', 2 => '1",others =>'0')
natural est
un sous type de positive
un sous type d'integer
est supérieur à 0
est strictement supérieur à 0