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Description
Flashcards by Andres Minder, updated more than 1 year ago
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Created by Andres Minder
almost 6 years ago
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| Question | Answer |
| Sie sollen mit dem DE2-Board eine Digitalkamera als SopC mit Nios II realisieren. Als externe Peripherien stehen Ihnen eine 1.3-MegaPixel Kamera und ein VGA-LCD zur Verfügung. |
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Image (binary/octet-stream)
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| Es gelten folgende Vorgaben: • Das VGA-Display zeigt entweder das Kamerabild oder ein gespeichertes Bild. Im SopC-Builder steht ein VGA-Controller zur Verfügung. • Die Kamera soll als Custom Peripheral an Ihr System angebunden werden • Mit dem Auslöser "schiesst" man ein Foto --> | • Fotos werden auf eine SD Memory Card gespeichert • Die FPGA-Konfigurationsdaten und die Software sollen im Flash nichtflüchtig gespeichert werden. Das Flash hat folgende Konfiguration: 2M x 16 bit • Als Arbeitsspeicher soll das SDRAM verwendet werden. Das SDRAM hat folgende Konfiguration: 2 x 2M x 16 bit (2 parallele SDRAM) Jetzt kommen erst die Fragen! |
| Ergänzen Sie in untenstehender Tabelle alle relevanten Komponenten Ihres Nios2-Systems. Definieren Sie die Typen der Avalon Interfaces bei allen Peripherien. |
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Was ist alles zu tun, um die Kamera als Custom-Peripheral an Ihr System anzubinden?
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Für den Component Editor: • Sourcecode einbinden • Internes Interface / Anbindung an Avalon-Bus [o Avalon-MM Slave Port o Avalon Clock IF o evt. Avalon Interrupt IF o evt. Avalon Streaming Source für Daten] • Externes Interface / Anbindung an Kamera [o Serial IF o Sync Signal IF o Data IF] • Angaben für SopC-Builder Für die Nios II IDE: • Registerbeschreibung (camera_regs.h) • HAL-Headerfile (camera.h) • HAL-Sourcefile (camera.c) • Infos für Makefile (component.mk) |
| Die maximalen Verschiebungen zwischen System-Clock und SDRAM-Clock sind nach Datenblatt wie folgt: Maximum SDRAM Clock Lag T1 = Read Lag : 8.107 ns T2 = Write Lag: t(clk) - 4.477 ns Maximum SDRAM Clock Lead T3 = Read Lead : t(clk) - 11.436 ns T4 = Write Lead: 1.399 ns Welches ist die maximale Frequenz, mit der das SDRAM betrieben werden kann (bei optimaler Phasenverschiebung)? | x = t(clk) x - 4.477 = -(x -11.436) 2x = 11.436 + 4.477 x = 7.9565 ns f(max) = 1/x = 1/7.9565 ns = 125 Mhz |
| Wie gross muss die Phasenverschiebung für obigen Fall sein? | Optimale Phasenverschiebung: 7.9565 - 4.477 = 3.48 ns |
| Welches ist die maximale Frequenz, mit der das SDRAM betrieben werden kann (bei synchronen Clocks für Controller und SDRMA)? | f(max) = min (1 / 11.436; 1 / 4.477) = 87.4 MHz |
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