SOPC Quiz 2

Beschreibung

Timing des SDRAM Die maximalen Verschiebungen zwischen System-Clock und SDRAM-Clock sind nach Datenblatt wie folgt: Maximum SDRAM Clock Lead (Verschiebung nach links) T1 = Read Lead: 8 ns T2 = Write Lead: t(clk) - 4. ns Maximum SDRAM Clock Lag (Verschiebung nach rechts) T3 = Read Lag: t(clk) - 11 ns T4 = Write Lag: 1 ns
Andres Minder
Karteikarten von Andres Minder, aktualisiert more than 1 year ago
Andres Minder
Erstellt von Andres Minder vor mehr als 5 Jahre
5
1

Zusammenfassung der Ressource

Frage Antworten
Welches ist die maximale Frequenz, mit der das SDRAM betrieben werden kann (bei optimaler Phasenverschiebung)? x = t(clk) x - 4 = -(x -11) 2x = 11 + 4 x = 7.5 ns f(max) = 1/x = 1/7.5 ns = 133 Mhz (siehe Beschreibung für die Werte!)
Wie gross muss die Phasenverschiebung für obigen Fall sein? Optimale Phasenverschiebung: 7.5 - 4 = 3.5 ns
Welches ist die maximale Frequenz, mit der das SDRAM betrieben werden kann (bei synchronen Clocks für Controller und SDRMA)? f(max) = min (1 / 11; 1 / 4) = 91 MHz
4) Das Demodesign aus dem Tutorial soll mit dem SDRAM ergänzt werden. Das SDRAM soll neu sowohl als Daten- und Instruktionsspeicher verwendet werden. Zudem soll das ganze SOPC bei der in Aufgabe 2 berechneten Frequenz betrieben werden. Der Quarz auf dem Board ist nach wie vor 50 MHz. Zeichnen Sie das Blockdiagramm mit allen QSYS relevanten Komponenten Ihres Nios2-Systems. Definieren Sie die Typen der Avalon Interfaces bei allen Peripherien.
4) Avalon Interfaces
Zusammenfassung anzeigen Zusammenfassung ausblenden

ähnlicher Inhalt

Einstufungstest Italienisch Niveau A1.2
SprachschuleAktiv
Einstufungstest Italienisch Niveau B1.1
SprachschuleAktiv
BKF C95 (Fragen der Ziffern 1c, 1d)
Harald Koenig
Projektmanagement
zok42.com
Industrielle Revolution und soziale Frage
bibi97
Vetie Mikrobiologie 2010
Juliane Arendt
Vetie Radiologie 2019
Anna Nie
Innere kl. Wdk Vetie
Anne Käfer
Vetie: Berufrecht Altfragen 2013-2017 Teil 1
Johanna Tr
Vetie: Berufsrecht Altfragen 2013-2017 Teil 2
Johanna Tr