2.2.2 Computersysteme II, Mikroarchitektur, Datenpfad

Question	Answer
Was muss in der Befehlsholephase(IF) bei der Single-Cycle-Architecture bereits bereitstehen?	ein PC und ein Befehlsspeicher
Welche drei Arten (Types) von Befehlen gibt es bei MIPS?	I-Type, J-Type, R-Type,
Wohin wird der PC bei der Single-Cycle-Architecture in der Befehlsholephase geschaltet?	Auf den Adresseingang des Befehlsspeichers
Was gibt der Befehlsspeicher bei der IF-Phase am "Lese-Daten"-Port aus?	Das 32Bit Befehlswort, welches zu der am Adresseingang anliegenden Adresse gehört
Ergänze: Mit dem Befehlswort wird die nächste Operation bestimmt, die ...?	die der Prozessor als nächstes ausführt
Was geschieht bei einem lw (load word)-Befehl als Erstes nachdem der Befehl aus dem Befehlsspeicher ausgegeben wurde? (Single-Cycle-Architecture)	Es wird der Inhalt des Quellregisters ausgelesen
Wie wird bei einem lw-Befehl der Inhalt des Quellregisters ausgelesen? (Single-Cycle-Architecture)	Die Adresse für das Quellregister (rs) dient als Eingabe an Lese-Register 1 des Registersatzes. Der Inhalt wird dann am Ausgang "Lese-Daten 1" des Registerfiles bereitgestellt
In welchem Teil des lw-Befehlswortes wird die Adresse des Quellregisters (rs) spezifiziert?	In den Bits 21-25 oder: Befehl[25:21]
Warum muss das 16Bit Immediate-Feld beim MIPS-lw-Befehl auf 32Bit erweitert werden?	Weil der Offset positiv oder negativ sein kann
Welche Bits des Befehlswortes spezifizieren beim lw-Befehl das unmittelbare Feld?	Die Bits 0-15 oder: [15:0]
Wie wird bei MIPS die effektive Adresse bei einem lw-Befehl berechnet?	- Bestimmung der Basisadresse - Bestimmung von Offset & Vorzeichenerweiterung - Addition beider in der ALU
Wie erfolgt bei MIPS die Auswahl der arithmetischen der logischen Operation, die die ALU durchführen soll?	Über ein 3Bit-Steuersignal
Wohin wird das Ergebnis der Adressberechnung in der ALU beim lw-Befehl verbunden? (Single-Cycle-Architecture)	direkt an den Adresseingang des Datenspeichers
Was geschieht beim lw-Befehl, nachdem die richtige Adresse an den Adresseingang des Datenspeichers angelegt wurde? (Single-Cycle-Architecture)	Der Inhalt der entsprechenden Speicherzelle wird über den Datenausgang des Datenspeichers ("Lese-Daten") in das Zielregister ("Schreibe-Daten") geschrieben.
Wohin muss der "Lese-Daten"-Ausgang des Datenspeichers beim lw-Befehl hin verbunden sein? (Single-Cycle-Architecture)	Zum "Schreibe-Daten"-Eingang des Registerfiles
Wo wird im lw-Befehlswort das Zielregister spezifiziert?	Im rd-Feld, also den Bits 16-20: Befehl[20:16]
Welches Signal muss gesetzt sein, damit beim lw-Befehl der Inhalt der Speicherzelle aus dem Datenspeicher in das Registerfile geschrieben werden kann? (Single-Cycle-Architecture)	Das entsprechende Steuersignal: "RegWrite"
Was ist der letzte Schritt, der vollzogen werden muss, damit der lw-Befehl vollständig ist? Wie wird dieser vollzogen? (Single-Cycle-Architecture)	Erhöhung des PC um 4, durch ein extra Addierwerk
Welche Funktionen bzw. Schritte sind beim sw-Befehl im Vergleich zum lw-Befehl gleich? (Single-Cycle-Architecture)	- Extrahieren der Basisadresse - Vorzeichenerweiterung des unmittelbaren Feldes - Addition von Basisadresse u. Offset in der ALU
Worin unterscheidet sich (bei SCA) der sw-Befehl vom lw-Befehl?	Beim sw-Befehl wird von einer zweiten Adresse des Registersatzes gelesen und es wird der ausgelesene Registerinhalt in den Datenspeicher geschrieben
Wo ist beim sw-Befehl die Adresse des Registers spezfiziert, dessen Inhalt in den Speicher geschrieben werden soll?	Die Adresse ist im rd-Feld des Befehlswortes (Befehl[20:16]) enthalten und wird am Eingang Lese-Register 2 bereitgestellt
An welchem Ausgang des Registerfiles wird der Inhalt des im rd-Feld spezifizierten Register beim sw-Befehl ausgegeben?	Am Ausgang "Lese-Daten 2"
Wie ist bei MIPS der "Lese-Daten-2"-Ausgang mit dem Schreibe-Daten-Eingang des Datenspeichers verbunden?	Durch einen Datenbus
Wie müssen bei MIPS für den sw-Befehl die Steuersignale MemWrite und RegWrite gesetzt sein?	MemWrite = 1 und RegWrite = 0
Was kennzeichnet die MIPS-R-Type Befehle?	Bei diesen werden die Inhalte von zwei Register-Adressen ausgelesen und durch ALU-Operationen verarbeitet
Nenne Beispiele für R-Type-Befehle der MIPS-Architektur.	add, sub, and, or, slt
Was wird benötigt, um eine Auswahl, zwischen dem Registerinhalt an Lese-Daten 2 oder dem vorzeichenerweiterten, unmittelbaren Feld des Befehlswortes als Operand für die ALU für R-Type Befehle zu ermöglichen?	zusätzliche Multiplexer vor Schreibe-Register bzw. Schreibe-Daten des Registersatzes und einem der Eingänge der ALU
Über welches Steuersignal wird bei MIPS (Single-Cycle) gesteuert, von wo der zweite ALU-Operand bezogen wird?	Über das Signal "ALUsrc"
Wie muss das Signal ALU-Src gesetzt werden, damit die ALU den zweiten Operanden vom Ausgang "Lese-Daten 2" des Registerfiles bezieht?	auf 0
Woher bezieht bei MIPS (SC) die ALU den zweiten Operanden, wenn ALUsrc = 1 ist?	von dem (vorzeichenerweiterten) immediate-Feld
Wohin werden bei R-Type-Befehlen der MIPS-Architektur die Ergebnisse geschrieben?	direkt in das durch den Befehl spezifizierte Register
Wie muss das MemtoReg-Signal bei der MIPS (SC) für einen R-Type Befehl gesetzt werden?	auf 0, da ja nicht vom Memory ins Register geschrieben wird
Woher wird bei R-Type-Befehlen die Adresse für das Zielregister bestimmt?	aus dem rd-Feld des Befehlswortes Befehl[15:11]
Was wird das Steuersignal "RegDst" gesteuert?	Wenn RegDst = 1 ist, wird Befehl[15:11] als Adresse auf den Schreibe-Register Eingang des Registerfiles geschaltet. Anderenfalls wird Befehl[20:16] als Zieladresse im Registersatz verwendet.
Was macht der beq-Befehl?	Beim beq-Befehl werden zwei Registerinhalte verglichen. Wenn diese übereinstimmen, wird eine Verzweigung durch das Hinzufügen eines Verzweigungs-Offsets zum PC ausgeführt
Wo ist der Verzweigungs-Offset im beq-Befehlswort spezifiziert?	im unmittelbaren Feld des Befehlswortes (Befehl[15:0])
Warum wird beim beq-Befehl das unmittelbare Feld vorzeichenerweitert und mit 4 multipliziert?	Da es sich sowohl um eine positive, als auch eine negative Zahl handeln kann
Wie berechnet sich der neue Wert des Befehlszählers beim beq-Befehl?	\( PC_{t+1} = PC_t +4+ SignImm << 2\)
Was bewirkt das zweifache linksshiften des vorzeichenerweiterten unmittelbaren Feldes beim beq-Befehl?	eine effiziente Multiplikation mit der Zahl 4
Wie werden beim beq-Befehl die beiden Register-Inhalte auf Gleichheit geprüft?	Dabei werden die Operanden voneinander subtrahiert. Beläuft sich das ALU-Ergebnis auf den Wert null, wird das Nullag auf 1 gesetzt.
Was bewirkt das Steuersignal "PCSrc" und der zugehörige Multiplexer?	UND-Verknüpfung zwischen Null-Flag und Branch-Steuersignal vom Befehlsdekodierer. Handelt es sich bei dem Befehl um eine Verzweigung, wird das Steuersignal auf 1 gesetzt und die Verzweigung kann durchgeführt werden

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