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Description
Flashcards by David Bratschke, updated more than 1 year ago
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Created by David Bratschke
almost 7 years ago
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| Question | Answer |
| Bei welcher Form des Hauptspeichers gestaltet sich der Zugriff aufwändiger und benötigt daher einen wesentlich komplexeren Speichercontroller? | Beim DRAM |
| Welche Funktion erfüllt der DRAM-Speichercontroller? | Dieser erzeugt die notwendigen Signale zur Auswahl der zu ladenden Speicherwörter, kümmert sich um die Abarbeitung verschiedener Zugriffe und ordnet diese nach bestimmten Kriterien an. |
| Warum wird beim DRAM ein komplexerer Speichercontroller als bei SRAM benötigt? | Schon allein aufgrund der regelmäßig notwendigen Auffrischungen der Bits |
| Nach welchen Kriterien optimiert der DRAM-Speichercontroller die Reihenfolge Zugriffe? | - Effizienz des Speicherzugriffs, - Vorhersehbarkeit der Abarbeitung - Flexibilität |
| Was sind "DIMM"-Riegel und wofür werden diese genutzt? | "Dual Inline Memory Module", diese werden idR in PCs verwendet, darauf werden die einzelnen DRAM-Bausteine verbaut |
| Für was steht "SDRAM"? | Für "synchron dynamic random access memory " |
| Wo bzw. bei welchem PC-Bauteil werden DRAM-Bausteine direkt auf die Platine gelötet? | z.B. bei Grafikkartenspeicher |
| Wie werden DRAM-Zellen zusammengefasst, so dass sie über eine Adressleitung auswählbar sind? | Die einzelnen Zellen werden zu Zeilen zusammengefasst und sind über eine gemeinsame Adressleitung auch gemeinsam ansteuerbar |
| Über welche Leitung wird die einzelne Speicherzelle einer bereits über die Adressleitung selektierten DRAM-Zeile ausgewählt? | Über die Bitleitung |
| Wieviele Zellen gehören bei DRAM zu einer Zeile? | Unterschiedlich, auf jeden Fall eine Zweierpotenz: z.B.: 2^12 = 4096 |
| Was ist ein "DRAM-Feld"? | eine bestimmte Anzahl von DRAM-Zeilen, die so tabellenartig zusammengefasst werden |
| Wieviele Zellen sind über eine Bitleitung miteinander verbunden? | Alle Zellen einer Spalte des DRAM-Feldes (auch zweier Potenz) |
| Über welche Leitung wird die Zeile eines DRAM-Feldes ausgewählt? | Über die Adressleitung |
| Über welche Leitung wird eine Spalte eines DRAM-Feldes ausgewählt? (bzw. geschrieben/gelesen) | Über die Bitleitung |
| Wie berechnet sich die Speicherkapazität eines DRAM-Feldes? | #Zeilen * #Spalten z.B.: 4096*4096 = 2^24 = 16 MBit = 2 MB |
| Wozu dienen die Strobe-Signale? | Auswahlsignale, um eine bestimmte Zeile / Spalte aus einem DRAM-Feld auszuwählen |
| Wie heißen die beiden bei einem DRAM-Feld verwendeten Strobe-Signale? | Row Access Strobe (RAS) und Column Access Strobe (CAS) |
| Über welche Funktionseinheit wird die Zeilenadresse dekodiert und somit ausgewählt? | Über einen Adressdekoder |
| Was geschieht nachdem bei einem Zugriff eine DRAM-Zeile über den Zeilenadressdekoder ausgewählt wurde? | Diese wird dem Lese-/Schreibverstärker zugeführt |
| Wozu wird bei einem Zugriff auf eine DRAM-Zeile diese dann einem Schreibe-/Leseverstärker zugeführt? | um zum einen die Inhalte erneut in die Zeile zurückzuschreiben. Zum anderen wird über einen weiteren Adressdekoder die Spalte ausgewählt und das Datensignal (Bit, Wort) ausgegeben. |
| Welchen Vorteil bietet die aufgeteilte Ansteuerung über RAS-und CAS-Signal bei DRAM-Speicher? | da die Zeile sowieso erneuert werden muss, vereinfacht das den Aufbau des Speichers deutlich |
| Über wieviele DRAM-Felder verfügt ein SDRAM-Baustein in der Regel? | üblicherweise mehrere, die entsprechend ausgewählt werden |
| Wozu werden bei SDRAM-Bausteinen zusätzliche Speicherbänke mit eigenen Adressregistern, Adressdekodern und Schreib-Leseverstärkern verwendet? | Um die Zugriffsgeschwindigkeit zu erhöhen und Latenzen zu reduzieren |
| Wie wurde DRAM-Speicher vor Einführung von SDRAM angesprochen? | asynchron |
| Was bedeutet das "synchron" bei SDRAM? | dass die Lese- und Schreibzugriffe auf einen einzelnen DRAM-Baustein synchron zu einem Takt erfolgen, der vom Speichercontroller bereitgestellt wird |
| Wie erfolgt bei SDRAM der Zugriff auf die Zeilen- und Spalten innerhalb eines Bausteins, asynchron oder synchron? | asynchron über Strobe-Signale (RAS, CAS) |
| Wie nennt man SDRAM bei dem pro Takt bei steigender Flanke ein Speicherwort übertragen wird? | SDR-SDRAM |
| Wofür steht "SDR" bei SDR-SDRAM? | Single-Data-Rate |
| Was war der Nachteil vom SDR-SDRAM? | Dass nach der Übertragung erst einige Takte vergingen bis das nächste Speicherwort geladen werden konnte |
| Was kennzeichnet DDR-SDRAM im Gegensatz zum SDR-SDRAM? | Dass pro Takt bei steigender Flanke zwei aufeinanderfolgende Speicherwörter vorgeladen werden |
| Wo ist der Unterschied zwischen DDR-SDRAM und DDR2-SDRAM? | Bei DDR1 vergehen erst einige Takte bevor die nächsten zwei Speicherwörter übertragen werden. DDR2-SDRAM lädt vier Speicherwörter vor und überträgt diese in zwei direkt aufeinanderfolgenden Takten |
| Wieviele Speicherwörter werden in wievielen Takten bei DDR3-SDRAM übertragen? | 8 Speicherwörter in 4 aufeinanderfolgenden Takten |
| Welche Eigenschaften von Daten und Programmcode macht man sich bei DDR2- und DDR3-SDRAM zu nutze? | Die Lokalitätseigenschaften, ähnlich wie bei Cache-Speichern |
| Welche Verbesserungen bietet DDR4-SDRAM ggü. DDR3-SDRAM? | eine erhöhte Speicherdichte auf den Modulen, geringere Spannungsversorgungen und höhere Datenübertragungsraten. |
| Was wurde bei DDR5-SDRAM gegenüber DDR4 verbessert? | DDR5-SDRAM reduziert abermals die Leistungsaufnahme und verdoppelt zudem die Speicherbandbreite und Kapazität im Vergleich zu DDR4-SDRAM. |
| Worüber erfolgt üblicherweise die Anbindung des DRAM-basierten Hauptspeichers an den Prozessor? | über einen Speichercontroller |
| Wie war bei älteren Systemen der Hauptspeicher (und weitere Komponenten) an den Prozessor angebunden? | Über einen Chipsatz |
| Aus welchen zwei Komponenten bestand der Chipsatz, über den bei älteren Arbeitsplatzrechnern der Hauptspeicher und andere Komponenten angebunden waren? | Memory Controller Hub (MCH) und Input/Output Controller Hub(ICH) |
| Wie wurden der Memory Controller Hub(MCH) und Input/Output-Controllerhub (ICH) noch genannt? | Northbridge und Southbridge |
| Welche Komponenten waren wie über den MCH angebunden? | schnelle Komponenten wie Hauptspeicher und Grafikkarte waren über einen Bus mit dem Hauptprozessor verbunden |
| Wie war der "ICH" an den Hauptprozessor angebunden? | Dieser war an dem "MCH" angebunden, (also nur indirekt mit der CPU) |
| Welche Komponenten waren über "ICH" angeschlossen? | langsamere Komponenten, wie: Festplattencontroller (P-ATA, S-ATA etc.) und Erweiterungsschnittstellen (PCI ..) |
| Wofür stehen die Abkürzungen "P-ATA" und "S-ATA"? | für Parallel bzw. Serial Advanced Technology Attachment |
| Wie sind bei aktuellen (Intel-)Systemen die schnelleren Schnittstellen wie Speicher- und Grafikcontroller an den Prozessor angebunden? | diese sind bereits in den Hauptprozessor verlegt worden, um eine noch schnellere Anbindung zu ermöglichen. |
| Wofür steht die Abkürzung "PCI"? | Peripheral Components Interconnect |
| Wie wird der "ICH" im Intel-Sprachgebrauch bei aktuellen Systemen genannt? Und warum? | Platform Controller Hub (PCH), weil vom Chipsatz nurnoch der ICH übrig bleibt, da der MCH bereits in den Hauptprozessor verlegt worden ist |
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